В открытом доступе появился технический документ AMD, который содержит ранее неизвестные подробности о микроархитектуре Zen 6.
Согласно документу, Zen 6 представляет собой не постепенное развитие предыдущих поколений Zen, а архитектуру, разработанную с иными приоритетами. Её ядро описано как «широкое и ориентированное на пропускную способность». Оно использует восьмислотовый механизм диспетчеризации команд (8-wide dispatch) и поддерживает одновременную многопоточность (SMT). В такой модели два аппаратных потока конкурируют за доступ к общему пулу ресурсов диспетчеризации.
Особенностью, отмеченной в спецификациях, стало наличие специализированных счётчиков производительности для отслеживания неиспользуемых слотов диспетчеризации, простоев вычислительных блоков (бэкэнда) и потерь, между потоками SMT. Это указывает на то, что динамическое распределение ресурсов между потоками является ключевым элементом дизайна Zen 6 и одной из зон для оптимизации производительности.
Архитектура также демонстрирует серьёзное усиление возможностей работы с векторными вычислениями. Поддержка инструкций AVX-512 заявлена для различных форматов данных: FP64, FP32, FP16 и BF16. В документации отдельно упоминаются операции умножения-сложения (FMA/MAC), а также гибридные векторные операции, включая вычисления для алгоритмов машинного обучения (VNNI), шифрования (AES) и хеширования (SHA). Для точного учёта таких высокопроизводительных операций, способных генерировать более 15 событий за такт, в Zen 6 предусмотрен механизм объединения парных счётчиков (MergeEvent).
Документ подтверждает, что Zen 6 изначально проектировалась с учётом требований современных вычислительных нагрузок, где важна предсказуемая пропускная способность. Ожидается, что процессоры на этой архитектуре, производимые по 2-нм нормам TSMC, найдут применение в задачах, требующих интенсивной обработки данных, однако какие именно из этих возможностей будут реализованы в потребительских сегментах, пока остаётся открытым вопросом.